SISTEMI E METODO PER L’ESECUZIONE RAPIDA DI MOLTIPLICAZIONI TRA MATRICI

La presente invenzione riguarda un modulo di memoria DRAM (10, 100, 100A). Il modulo DRAM comprende una pluralità di celle di memoria (Mij, Mijl, MAij) organizzate in righe e colonne. Ciascuna cella di memoria comprende un elemento capacitivo (Cij; CRLij), e un transistore (Tij, Tijl) connesso all’elemento capacitivo per mezzo di un primo terminale di conduzione. Il transistore è connesso a una wordline (WL, WLij) per mezzo di un terminale di controllo e a una bitline (BLj, BLij) per mezzo di un secondo terminale di conduzione. I transistori di celle di memoria in una medesima riga sono connessi a una medesima wordline e i transistori di celle di memoria di una medesima colonna sono connessi a una medesima bitline. Il modulo DRAM comprende anche una circuiteria di controllo (20, 30, 40) adatta a fornire a, e acquisire da, la pluralità di celle una pluralità di segnali. Vantaggiosamente, la circuiteria di controllo controlla la pluralità di celle di memoria per elaborare direttamente in memoria un prodotto matrice-matrice. La circuiteria di controllo impone su wordline e bitline corrispondenti segnali di wordline e segnali di bitline. Almeno una porzione di tali segnali di wordline ha un’ampiezza che è funzione di un rispettivo elemento di una prima matrice. Analogamente, il segnale di bitline comprende almeno un impulso la cui durata è funzione di un rispettivo elemento di una seconda matrice. I segnali di bitline e di wordline determinano una prima corrente attraverso almeno una corrispondente cella di memoria. La circuiteria di controllo attiva una seconda corrente predeterminata attraverso ciascuna cella di memoria e determina un valore risultante del prodotto tra gli elementi di prima e seconda matrice in funzione di corrispondenti tempi di scarica necessari a scaricare gli elementi capacitivi delle celle di memoria da un valore di carica immagazzinata a un valore di carica di soglia.